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DDR SDRAM控制器的FPGA实现

时间:2007-1-20栏目:电子通信论文

  摘要:DDRSDRAM高容量和快速度的优点使它获得了广泛的应用,但是其接口与目前广泛应用的微处理器不兼容。介绍了一种通用的DDRSDRAM控制器的设计,从而使得DDRSDRAM能应用到微处理器中去。
  关键词:DDRSDRAM控制器延时锁定回路FPGA
  
  DDRSDRAM是建立在SDRAM的基础上的,但是速度和容量却有了提高。首先,它使用了更多的先进的同步电路。其次,它使用延时锁定回路提供一个数据滤波信号。当数据有效时,存储器控制器可使用这个数据滤波信号精确地定位数据,每16位输出一次,并且同步来自不同的双存储器模块的数据。
  
  DDRSDRAM不需要提高时钟频率就能加倍提高SDRAM的速度,因为它允许在时钟脉冲的上升沿和下降沿读写数据。至于地址和控制信号,还是跟传统的SDRAM一样,在时钟的上升沿进行传输。
  
  由于微处理器、DSP等不能直接使用DDRSDRAM,所以本文介绍一种基于FPGA的DDRSDRAM控制电路。
  
  图1DDRSDRAM控制器逻辑图
  
  1DDRSDRAM控制器的设计
  
  1.1总体逻辑图
  
  DDRSDRAM控制器的总体逻辑图如图1所示。主要由DDR控制模块(Controller)、DDR接口模块ddr_interface以及延时锁定回路模块(DLL)三部分组成。下面详细介绍各个模块的设计。
  
  1.2DDR控制模块的设计
  
  DDR控制模块包含了主要的状态转换。处理器通过sys_cmd对DDR控制模块写入命令,完成总线仲裁、解释命令、时序分配等任务。当DDR接口模块对DDRSDRAR数据读写时便进行控制。
  
  控制器的状态机如图2所示。控制器开始设置在空闲(Idle)状态,接下去的状态根据控制命令的不同可以是预充电Precharge、导入模式寄存器LoadModeRegister、刷新Refresh、有效Active等状态。要进入读写数据状态,必须先经过有效状态。读数据时,状态机由有效状态转换为读准备状态然后根据指令进入读状态。控制模块保持在读状态直到脉冲终止命令触发或者数据读完。写的过程与读类似,在后面的接口模块中将详细介绍。
  
  1.3DDR接口模块
  
  DDR接口模块负责维持外部信号、DDR控制器与DDRSDRAM之间的双向数据总线信号,保证数据和命令能送达DDRSDRAM。
  
  图3给出了读写操作的数据流框图。对写周期而言,128位的sys_data_i被fpga_clk2x分频为64位的数据,通过lac_clk选择高低位。为了减小输入输出的延迟,数据在进出模块时都将被保存在输入输出寄存器中。ddr_write_en产生ddr_dq所需的三态信号。
  
  对于写周期而言,64位的ddr_dq信号在输入输出寄存器被fpga_clk2x触发装配成128位的信号,其中低位信号在下降沿时被装配,高位信号在上升沿时被装配。
  
  图4给出了一个典型的写操作的波形图。在T1期间,写命令、地址和第一个128位数据被分别置于sys_cmd、sys_addr和sys_data_i三个端口。在T2期间控制器

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