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数字频率合成器的FPGA实现

时间:2007-1-20栏目:电子通信论文

 摘要:介绍了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特点,给出了用ACEX 1K系列器件EP1K10TC144-1实现数字频率合成器的工作原理、设计思路、电路结构和仿真结果。

    关键词:DDFS;FPGA;快速通道互连;仿真

1 概述

1971年,美国学者J.Tierncy,C.M.Rader和B.Gold提出了以全数字技术,从相位概念出发直接合成所需波形的一种新的频率合成方法。限于当时的技术和器件水平,它的性能指标尚不能与已有技术相比,故未受到重视。近30年间,随着集成电路技术和器件水平的提高,一种新的频率合成技术——直接数字频率合成(DDFS)得到了飞速的发展,它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。

随着微电子技术的发展现场可编程门阵列FPGA器件得到了飞速发展。由于该器件具有工作速度快,集成度高和现场可编程等优点,因而在数字信号处理中得到了广泛应用,越来越受到硬件电路设计工程师们的青睐。直接数字频率合成(DDFS)技术以其具有频率分辨率高,频率变换速度快,相位可连续线性变化等特点,而在数字通信系统中被广泛采用。本文基于DDFS的基本原理,给出了利用AL-TERA公司的FPGA芯片(ACEX 1K系列EP1K10TC144-1器件)完成DDFS系统设计的具体方法。
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    ACEX 1K系列器件是Altera公司着眼于通信(如Xdsl路由器等)、音频处理及类似场合的应用而推出的新型芯片系列。ACEX 1K系列器件具有以下特性:

(1)采用查找表(LUT)和EAB相结合的结构模式,可提供高效低功耗的优良性能。因为LUT结构适用于实现高效的数据通道、增强型寄存器、数学运算及数字信号处理设计,而EAB结构可实现复杂的逻辑功能和存储器功能。

(2) 密度高,典型门数为1万到10万门,有多达49152位的RAM(每个EAB有4096个RAM)。

(3)系统内核采用2.5V电压,I/O脚可支持2.5V/3.5V/5.0V多电压标准;器件功耗低;具有高达250MHz的双向I/O功能;完全支持33MHz的PCI总线标准;内置JTAG边界扫描电路;不需测试矢量和扫描链即可对所有器件进行100%的功能测试。

4具有快速连续式延时可预测的快速通道互连(FAST TRACK);能实现快速加法器、计数器和比较器等算术运算功能;具有专用链和实现高速多扇入逻辑功能的专用级链;具有能实现内部三态总线的三态仿真;具有多达6个全局时钟信号和4个全局清除信号。

(5)每个引脚都有独特的三态输出使能控制;可编程输出的压摆率控制可以减少电平转换产生的噪声;引脚与引脚间具有用户可选的钳位电路;支持热插拔操作。

2 DDFS基本原理

DDFS技术是一种可把一系列数字量形式信号通过DAC转换成模拟量形式信号的合成技术。目前使用最广泛的一种DDFS方式是利用高速存储器作查寻表,然后通过高速DAC产生已用数字形式存入的正弦波。图1是DDFS的基本原理图。

2.1 相位累加器

相位累加器由N位加法器与N位累加寄存器级联构成。时钟脉冲每触发一次,加法器便将频率控制数据与累加寄存器输出的累加相位数据相加,然后把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟的作用下继续与频率控制数据相加。数字频率合成器的FPGA实现这样,相位累加器在参考时钟的作用下将进行线性相位累加,相位累加器累加满量时,就会产生一次溢出,以完成一个周期性的动作,这个周期就是DDFS合成信号的一个频率周期,累加器的溢出频率就是DDFS输出的信号频率。

2.2 相位-幅值转换

用相位累加器输出的数据作为取样地址来对正弦波波形存储器进行相位-幅值转换,即可在给定的时间上确定输出的波形幅值。

2.3

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