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用CPLD实现DSP与PLX9054之间的连接

时间:2007-1-20栏目:电子通信论文

摘要:介绍了利用CPLD实现DSP芯片TMS320C6711b和PCI桥芯片PLX9054之间高速数据传输的系统设计方法,并给出了相应的系统设计原理图,同时对该系统的性能进行了分析。

    关键词:PCI总线;TMS320C6711b;HPI(host port interface);局部总线;PLX9054

CPLD是一种复杂的用户可编程逻辑器件。它以操作灵活,开发迅速,投资风险低,可多次编程擦写和在系统可编程(In System programmability)等特点而成为一种可优化硬件电路设计且具竞争力的产品。近年来,随着微电子集成工艺的不断发展,各种系列的CPLD可为简单PAL综合设计到先进实时硬件现场升级等全部范围内的任务设计提供全套的解决方法。本文将给出如何使用Xilinx公司的CPLD器件XC9500LV实现PLX9054的局部总线 (local bus)和DSP的HPI口之间的实时通信方法。采用这种设计可以以单字或DMA方式完成主机与DSP之间的高速数据传输,传输速率可达到16Mb/s。该方法可广泛应用于实时图形、图像及动画处理等场合。

图1

1 设计需求

1.1 local bus接口要求

PLX9054是PCI接口专用主从器件,包括通信、网络、磁盘控制、多媒体等高性能接口功能。PLX9054可以以多种方式实现从pci bus端到local bus端(局部总线)的数据转移, 如直接传输,DMA控制传输等。通过pci bus和local bus之间以六个可编程FIFO的不同连接可实现突发并发传输, 同时也可通过串行EEPROM或PCI主控设备对PLX9054内部的配置寄存器进行设置,其简化框图如图1所示。图中,通过配置EEPROM可设置PLX9054作为PCI总线的从设备工作在C模式下(数据、地址总线非复用),该模式下的local bus数据宽度为16bit,同时,通过使能外部设备就绪信号READY还可以禁止无限爆发操作(屏蔽BTERM bit)。

Local bus端的读、写时序基本相同,图2所示是其单字读写操作时序。以写周期为例,首先,PLX9054通过置LHOLD信号有效来申请local bus的主控权,在收到local bus仲裁的响应信号LHOLDA之后,PLX9054将成为local bus的主控,随后置ADS信号为低,使得地址总线信号LA[31:2]、字节使能信号LBE[3:0]和读写选择信号LW/ R 进入有效状态,一个LCLK周期之后,9054停止驱动ADS,这时,地址总线LA[31:2]上的地址信号将保持有效直至数据线上的数据有效并保持一个LCLK周期。数据线LD[15:0]上的数据信号由READY驱动, READY表示local bus设备已经准备好,可以发送或者接收数据。BLAST信号由PLX9054提供,BLAST信号为低表示一次传输的最后一个字节,BLAST的上升沿可用于标志一次数据传输的完成。一个LCLK周期之后,PLX9054拉低LHOLD以放弃对local bus的主控权,此后,local bus仲裁响应9054的LHOLD信号,并拉低LHOLDA以收回local bus主控权,这时的local bus置于闲置状态。这里,PLX9054作为local bus主控权的唯一申请者,只要提出总线申请,local bus仲裁就会立即响应该申请。

1.2 HPI口设计要求

HPI口是一种数据宽度为16bit的并行端口(C64**系列DSP中,HPI口的数据宽度达到32bit)。通过HPI口,主机可以直接对CPU的存储器空间进行操作。在C621*/C671*系列DSP中,没有留出专门的EDMA通道来执行HPI口的访问操作,而是直接将HPI口连接到内部的地址产生硬件上,因而提高了对内部存储空间的访问速度。HPI口内部加入了两个八级深度的读写缓冲,可以执行地址自增的读写操作,提高读写操作的吞吐量。HPI口为内部CPU提供了标准32bit的数据接口,同时为外部主机也提供了一个经济的16bit接口,所以对外部主机而言,每次读写必须执行成对的16bit操作。
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     HPI口内部有三个寄存器,分别是控制寄存器(HPIC),地址寄存器(HPIA)和数据寄存器(HPID)。这三个寄存器可以直接被主机访问,主机每执行一次对CPU内部存储空间的访问都必须先对控制寄存器和地址寄存器写入相应的值,然后才能对数据寄存器进行读写操作。HPI口的外部接口是由数据总线HD15:0以及一部分用于描述和控制HPI接口的控制信号组成,这些控制信号的具体类型如下:

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