高速PCB设计中的时序分析及仿真策略
为了正确无误地接收数据，必须综合考虑数据的建立时间和保持时间，即同时满足（１）式和（２）式。分析这两个不等式可以看出，调整的途径只有三个：发送时钟延时、接收时钟延时和数据的延时。调整方案可这样进行：首先假定发送时钟延时严格等于接收时钟延时，即Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ＝０和Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ＝０（后文将对这两个等式的假设产生的时序偏差进行考虑），然后通过仿真可以得出数据的延时范围，如果数据延时无解则返回上述两个等式，调整发送时钟延时或接收时钟延时。下面是宽带网交换机中ＧＬＩＮＫ总线公共时钟同步数据收发的例子：首先假定发送时钟延时严格等于接收时钟延时，然后确定数据的延时范围，代入各参数，（１）和（２）式分别变为：
１．５－Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｍａｒｇｉｎ＞０
０．５＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ－Ｔｍａｒｇｉｎ＞０
在不等式提示下，结合ＰＣＢ布局实际，确定Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ＜１．１；Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ ＞－０．１，剩下０．４ｎｓ的余量分配给了两个时钟的时差和Ｔｍａｒｇｉｎ。在ＳＰＥＣＣＴＲＡＱＵＥＳＴ中提取拓扑并进行信号完整性仿真，进而确定各段线长及拓扑结构。对此结构（共１２种组合）进行全扫描仿真，得到Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ＝１．０８２５ Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ ＝－０．０８３５００４，符合确定的１．１和
－０．１的范围指标。由此可以得出ＧＬＩＮＫ总线数据线的约束规则：①匹配电阻到发送端的延时不应大于０．１ｎｓ；
②数据线必须以０．１ｎｓ进行匹配，即每个数据线都必须在０．６５ｎｓ～０．７５ｎｓ之间。有了上述的约束规则就可以指导布线了。
下面再考虑硬性规定Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ＝０和Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ＝０带来的影响。事先约束发送时钟和接收时钟完全等长（在实际操作中以０．０２ｎｓ进行匹配）在ＣＡＤＥＮＣＥ环境下，进行时钟仿真，得到结果：｜Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ｜＜０．２和｜Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ｜＜０．２。可见留给Ｔｍａｒｇｉｎ的余量为０．２ｎｓ。
最终的仿真结果是：① 匹配电阻到发送端的延时不应大于０．１ｎｓ；②数据线以０．１ｎｓ进行匹配，即每个数据线都必须在０．６５ｎｓ～０．７５ｎｓ之间；③发送时钟和接收时钟以０．０２ｎｓ匹配等长；④Ｔｍａｒｇｉｎ＝０．２ｎｓ。有了上述拓扑结构样板和约束规则就可以将ＳＰＥＣＣＴＲＡＱＵＥＳＴ或ＡＬＬＥＧＲＯ导入到ＣＯＮＳＴＲＡＩＮＳ ＭＡＮＡＧＥＲ中。当这些设计约束规则设置好后，就可以利用自动布线器进行规则驱动自动布线或人工调线。
图3 仿真波形
２ 源同步时序关系及仿真实例
所谓源同步就是指时钟选通信号ＣＬＫ由驱动芯片伴随发送数据一起发送，它并不象公共时钟同步那样采用独立的时钟源。在源同步数据收发中，数据首先发向接收端，经稍短时间选通时钟再发向接收端用于采样锁存这批数据。其示意图如图２所示。源同步的时序分析较公共时钟同步较为简单，分析方法很类似，下面直接给出分析公式：
建立时间：Ｔｖｂ＿ｍｉｎ＋(Ｔｆｌｔ＿ｃｌｋ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ)－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０
保持时间：Ｔｖａ＿ｍｉｎ＋(Ｔｆｌｔ＿ｄａｔａ＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ ＿ｍａｘ)－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ＞０
其中，Ｔｖｂ为驱动端的建立时间，表示驱动端数据在时钟有效前多少时间有效；Ｔｖａ为发送端的保持时间，表示驱动端数据在时钟有效后保持有效的时间；其他参量含义同前。下面以通信电路中很常见的ＴＢＩ接口为例介绍源同步时序分析及
- 上一篇论文： 基于FPGA的直接数字频率合成技术设计
- 下一篇论文： 一种嵌入式WEB服务器的设计与实现