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基于AD6644的中频数字处理模块的设计

时间:2007-1-20栏目:电子通信论文

±5%的范围内,数字电源应为3.3V,同时尽可能地靠近电源放置0.1——0.01μF的陶瓷电容来进行高频滤波,并联放置10μF的钽电容滤除低频噪声。
  
  为了很好地接收AD6644的数字输出信号,应尽量减小容性负载。AD6644的数字输出有一个固定的输出转换摆率(1V/ns),一个典型的CMOS门加上布线约有10pF的电容,因此每bit的转换会有10mA(10pF×1V/1ns)的动态电流出入器件,一个满量程的转换动态电流最大可能达140mA(14bit×10mA/bit)。在实际应用中,每条数据输出线上应放置100Ω电阻,目的是要尽量限制这些电流流入接收器件。另外还应注意,额外的容性负载会增加传输时延,要满足数字输出的时延要求,容性负载应限制在10pF以内。
  
  2.2 FIFO器件
  
  AD6644输出的数据率高达286.72Mbit/s.如此高的数据率,如果直接用DSP的EMIF接口接收,会使DSP负荷过重。此外,如果存储控制系统不能及时地接收数据,上次的数据会马上被下次的数据更新,造成数据丢失,因此必须采用高速缓存。目前常用的缓存多为FIFO、SRAM及双口RAM等。双口RAM和SRAM存储量较大,但必须配以复杂的地址发生器。对于FIFO芯片,数据顺序进出,且允许数据以不同的速率写入和读出,并且外围电路简单,所以本设计选用TI公司的触发式FIFO SN74ACT7804作为数据缓存。
  
  SN74ACT7804是一种高速的512×18bit的FIFO器件,存取速度最高可达50MHz,数据访问时间可达15ns.数据在LDCK的上升沿写入,在UNCK的上升沿读出。FIFO的状态可通过状态位:满(/FULL)、空(/EMPTY)、半满(HF)以及近空/近满(AF/AE)获得。SN74ACT7804只能上电复位。
  
  2.3 DSP器件
  
  由于ADC的高数据率输出,用DSP进行实时处理会有很大压力。在DSP进行运算之前,必须先进行数字下变频以降低数据率。通过对DSP算法运算量的整体分析,TI公司的TMS320C6201可满足设计需要。作为定点DSP,TMS320C6201主频可达200MHz,处理速度可达1600MIPS,并且它的外部存储器接口(EMIF)支持各种同步和异步存储器,对FIFO有很好的支持。
  
  图5 AD6644-FIFO-DSP接口框图
  
  2.4 硬件接口设计
  
  为了保证AD6644的采样输出信号准确、高效地送入DSP,在ADC与DSP之间将两片FIFO并列,构成双FIFO缓冲结构,并以32bit总线宽度连接到DSP的EMIF接口,具体连接如图5所示。通过这种接口设计,在充分利用EMIF的32bit数据线宽度的同时,又巧妙地实现了采样数据的奇偶分离,为DSP的数字滤波和FFT运算提供了方便。
  
  首先介绍ADC与FIFO的接口。AD6644的14位采样信号输出D130与两个FIFO的数据输入D150相连(FIFO的D15和D14悬空),DRY信号经二分频后,一路连接低16位FIFO1的LDCK引脚,另一路经“非”门反相后连接FIFO2的LDCK引脚, DRY脚输出的是ENCODE信号的同频反向延迟信号。从时序图图6中可以看出,在DRY的上升沿处,采样信号D130准备输出,DRY信号可准确地作为后续FIFO的触发存储时钟信号。经二分频后的DRY信号在上升沿处交替触发FIFO1和FIFO2的写时钟,将奇偶采样信号分别存入不同的FIFO.
  
  接着介绍FIFO与EMIF的接口。对于读FIFO的操作,这里用到EMIF异步存储器控制信号:输出使能AOE和读使能ARE、CEn是外部空间选择信号。从图中逻辑关系可看出,当AOE与CEn都有效时,OE有效,片选使能两个FIFO.当CEn和ARE同时有效时,UNCK无效,待读出的数据在此时进行初始化,随后ARE会跳变为正电平4,使UNCK产生上升沿,FIFO中数据被读出。图中两个FIFO的半满信号HF经过一个“与”门连接至DSP外部中断引脚EXT_INT,在运行中不断检测HF管脚状态。当两个FIFO皆达到半满时,“与”门输出由低变高,上升沿触发DSP外部中断EXT_INT.DSP启动DMA(直接存储器存取)以突发的方式读取FIFO数据。FIFO1中数据作为低16位,FIFO2中数据作为高16位,合并为32位数据读入DSP内部存储空间。
  
  有一个问题值得注意,两个FIF
  
  O在本次读取完成之前,有可能再次达到半满状态,使得“与”门提前产生上升沿,而当本次读取完成后,“与”门输出已保持为高电平,不会再产生上升沿来触发新的中断,而中断是靠上升沿触发的,所以会导致传输停止。为了解决这个问题,将DSP计时器的TINP0管脚配置为通用I/O口,也与“与”门输出相(接上页)
  
  连,用来辅助检测FIFO的半满状态。这样当本次读操作完成时,如果检测TINP0口为“1”,说明FIFO又一次都达到半满,则再次启动DMA进行数据传输。因此,在程序设计进入外部EXT_INT中断服务程序时,首先屏蔽EXT_INT,保证在本次DMA传输中不对中断的任何触发做出响应,然后启动DMA进行本次数据传输,完成本次传输后,发送一个帧传输结束信号到CPU,DMA传输中断。在此DMA中断服务程序中,检测TINP0,如果为高电平,便再次启动DMA传输;否则使能中断EXT_INT,等待“与”门的下一次上升沿触发。这种中断与轮询方式的双重机制保证了数据传输的可靠性。
  
  3 布线调试经验及结

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