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极低功耗无线收发集成芯片CC1000

时间:2007-1-20栏目:电子通信论文

摘要:介绍一种无线收发集成芯片CC1000的电路结构及典型的应用设计;着重说明CC1000与微控制器通信所要求的时序。

    关键词:无线收发 可编程 跳频 CC1000

引 言

  CC1000是根据Chipcon公司的SmartRF技术,在0.35μm CMOS 工艺下制造的一种理想的超高频单片收发通信芯片。它的工作频带在315、868及915MHz,但CC1000很容易通过编程使其工作在300~1000MHz范围内。它具有低电压(2.3~3.6V),极低的功耗,可编程输出功率(-20~10dBm),高灵敏度(一般-109dBm),小尺寸(TSSOP-28封装),集成了位同步器等特点。其FSK数传可达72.8Kbps,具有250Hz步长可编程频率能力,适用于跳频协议;主要工作参数能通过串行总线接口编程改变,使用非常灵活。

图1 CC1000的简化模块图

1 电路结构

  图1所示为CC1000的简化模块图。在接收模式下,CC1000可看成是一个传统的超外差接收器。射频(RF)输入信号经低噪声放大器(LNA)放大后翻转进入混频器,通过混频器混频产生中频(IF)信号。在中频处理阶段,该信号在送入解调器之前被放大和滤波。可选的RSSI信号和IF信号也可通过混频产生于引脚RSSI/IF。解调后,CC1000从引脚DIO输出解调数字信号,解调信号的同步性由芯片上的PCLK提供的时钟信号完成。

  在发送模式下,压控振荡器(VCO)输出的信号直接送入功率放大器(PA)。射频输出是通过加在DIO脚上的数据进行控制的,称为移频键控(FSK)。这种内部T/R切换电路使天线的连接和匹配设计更容易。

  频率合成器产生的本振信号,在接收状态下送入功放。频率合成器是由晶振(XOSC)、鉴相器(PD)、充电脉冲、VCO以及分频器(/R和/N)构成,外接的晶体必须与XOSC引脚相连,只有外围电感需要与VCO相连。

图2 CC1000的典型应用电路图

2 应用电路

  CC1000工作时外围元件很少,典型的应用电路如图2所示。当配置CC1000不同的发射频率时,外围元器件参数也不同,具体参数请见参考文献[1]。

3 三线串行数据口

  CC1000 可通过简单的三线串行接口(PDATA、 PCLK 和PALE) 进行编程,有36个8位配置寄存器,每个由7位地址寻址。一个完整的CC1000配置,要求发送29个数据帧,每个16位(7个地址位,1个读/写位和8个数据位)。PCLK 频率决定了完全配置所需的时间。在10MHz的PCLK频率工作下,完成整个配置所需时间少于60μs。在低电位模式设置时,仅需发射一个帧,所需时间少于2μs。所有寄存器都可读。在每次写循环中,16位字节送入PDATA通道,每个数据帧中7个最重要的位(A6:0)是地址位,A6是MSB(最高位),首先被发送。下一个发送的位是读/写位(高电平写,低电平读),在传输地址和读/写位期间,PALE (编程地址锁存使能)必须保持低电平,接着传输8 个数据位(D7: 0),如图3所示。表1是对各参数的说明。PDATA 在PCLK 下降沿有效。当8位数据位中的最后一个字节位D0 装入后,整个数据字才被装入内部配置寄存器中。经过低电位状态下编程的配置信息才会有效,但是不能关闭电源。

表1 串行接口时序说明

参  数  名  称 符号/单位 最小值 说    明 PCLK频率 fCLOCK/MHz - - PCLK低电平持续时间 tCL,min/ns 50 PCLK保持低电平的最短时间 PCLK高电平持续时间 tCH,min/ns 50 PCLK保持高电平的最短时间 PALE启动时间 tSA/ns 10 PCLK转到下降沿前,PALE保持低电平的最短时间 PALE持续时间 tHA/ns 10 PCLK转到上升沿后,PALE保持低电平的最短时间 PDATA启动时间 tSD/ns 10 PCLK转到下降沿前,PALE上数据准备好的最短时间 PDATA持续时间 tHD/ns 10 PCLK转到下降沿后,PALE上数据准备好的最短时间 上升时间 trise/ns - PCLK和PALE上升时间的最大值 下降时间 tfall/ns - PCLK和PALE下降

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