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CPLD在DSP系统中的应用设计

时间:2007-1-20栏目:电子通信论文

摘要:以Altera公司MAX700旧系列为代表,介绍了CPLD在DSP系统中的应用实例。该方案具有一定的普遍适用性。

    关键词:RESET BOOT HPI CPLD的延时 时序

DSP的速度较快,要求译码的速度也必须较快。利用小规模逻辑器件译码的方式已不能满足DSP系统的要求。同时,DSP系统中经常需要外部快速部件的配合,这些部件往往是专门的电路,可由可编程器件实现。CPLD的时序严格、速度较快、可编程性好,非常适合于实现译码和专门电路。本文以MAX7000系列为例,具体介绍其在以TI公司的TMS320C6202为平台的网络摄像机系统中的应用。
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1 CPLD在DSP系统中的功能介绍

1.1 DSP系统简介

本文所论述的编码器系统是基于DSP的MPEG-4压缩编码器的,主要由前端视频采集、数据预处理以及MPEG-4视频压缩编码三部分组成。基于DSP的MPEG-4编解码器由于其所选用的DSP运算能力强、编程灵活,且实现不同的图像编码算法时只需对DSP内部的程序进行改写便可实现诸如MPEG、H.263等多种图像编码,因而具有良好的应用情景。CPLD芯片对整个编码器起着逻辑控制作用,系统结构如图1所示。

1.2 CPLD在系统中的功能要求

1.2.1 产生复位信号CPLD在DSP系统中的应用设计

系统上电时,CPLD产生复位信号,使整个系统中的FPGA和DSP模块复位,进入初始状态;系统上电后,数据采集模块自动启动。

系统内共使用三种电源:5V、3.3V、1.8V。其中,5V电源由供电电源接人,3.3V、1.8V电源由TPS56300(TI产品)提供。采用TPS3307(TI产品)为系统提供电源管理,该芯片可同时管理三种电源。当监测到电源电压低于一定值时,产生复位信号。TPS3307在其自身电源电压大于1V的情况下即可以输出复位信号。

当系统出现错误时,可以采用手工方式复位。

复位信号产生原理图如图2所示。其中,RST#为整个系统的复位信号,由MAX7000输出。PBSW_RST#为手动复位信号,由按键接人MAX7000,经MAX7000去抖动后输出给TPS3307。SVS_RST#为电源管理芯片TPS3307产生的复位信号(包括手动复位和电源监控功能)。

1.2.2 BOOT模式的实现

系统复位后,DSP需要进行BOOT自举。在复位信号为低期间,BOOTMODE[4:0]管脚上的设置值被锁存,决定芯片的存储器映射方式以及自举模式。但TMS320C6202没有专门的管脚作为BOOTMODE[4:0]输入管脚,而是将扩展总线的XD[4:0]映射为BOOTMODE[4:0],利用上拉/下拉电阻在复位时进行芯片启动模式设置。总线上的其它位也在复位期间被锁定,决定系统相应的设定值。而扩展总线XD在HPI口读写时要用到,所以使用MAX7000进行隔离。系统处在复位阶段,则通过MAX7000使得DSP的相应管脚的值等于设定值,复位结束后,MAX7000相应管脚为高阻态,使得XD可以作为正常的总线使用。

DSP自举有特定的时间要求。在复位结束后,XD的配置管脚必须保持一段时间,TMS320C6202要求时间为5个时钟周期,例如在200MHz时钟情况下必须保持25ns。

1.2.3 HPI口接口逻辑实现

MPEG-4压缩编码器压缩后的数据,通过网络传输控制模块传输到网络上去,从而实现网络实时图像传输。而DSP与网络传输模块(MCF5272)通过HPI口连接。其接口逻辑由CPLD完成。硬件连线图如图3所示。

根据系统的逻辑要求以及实际的仿真结果,CPLD选用EPM7128SLC84。该芯片共有2500门,128个宏单元,最多100个用户自定义管脚。
CPLD在DSP系统中的应用设计
2 CPLD逻辑控制

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