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简易通用型PCI接口的VHDL-CPLD设计

时间:2007-1-20栏目:电子通信论文

摘要:从PCI时序分析入手,重点阐述了PCI通用的状态机设计,说明了用VHDL语言来实现本PIC通信状态机的软件设计以及进行MaxPlusII验证的程序和方法。用该方法所设计的接口既可支持PCI常规传输,又可支持PCI猝发传输。
  关键词:PCI时序CPLD器件状态图VHDL语言PCI猝发传输
  
  用CPLD设计所构成的CPI接口系统具有简洁、可靠等优点,是一种行之有效的设计途径。很多技术杂志和网站上,都有不少用CPLD设计PCI常规传输系统的文章。但用这些方法在MzxPlusII、Fundition等环境下进行模拟仿真时,其产生的时序往往与PCI规范有很大出入。虽然Altera等公司推出PCI核可以直接使用,但这样的内核占用CPLD资源较多,且能适配的器件种类少,同时价格也高,在实际设计应用中有很大的局限性。因此,使用通用型CPLD器件设计简易型PCI接口有很大的现实意义。在Compact接口的CPLD设计中,笔者根据PCI总线传输时序来进行状态机构造,并使用VHDL语言进行功能模拟和定时分析,从而达到了预期目的。用该方法设计的CPLD-PCI接口既可支持PCI常规传输,也可支持PCI猝发传输,而且在系统编程和下载器件方面,效果也都很好。
  
  1典型的CPLD-PCI接口模型简介
  
  用CPLD作PCI接口所构成的系统模型如图1所示。这里,CPLD/FPGA用于完成PCI主/从传输时序的逻辑构成与变换,并对双口RAM进行适当操作。在整个系统的设计中,CPLD常常使用PCI总线的33MHz时钟,双口RAM常常选用高速器件来简化PCI传输的逻辑设计。
  
  2PCI总线传输时序分析
  
  PCI总线传输至少需要40多条信号线,包括数据/地址线、接口控制线、仲裁、总线命令及系统线等。每次数据传输均由一个地址脉冲和一个或几个数据脉冲组成。一次传输一个地址和一个数据的称为常规传输;一次传输一个地址和一批数据的称为猝发传输。常用的控制信号有:帧同步信号FRAME、主设备准备好信号IRDY、从设备准备好信号TRDY、从设备选通信号DEVSEL、命令/字节信号C/BE等。图2和图3分别给出了PCI单数据段和猝发操作时的读写时序。
  
  分析PCI总线的传输时序,可以看出,PCI总线传输有以下几个显著特点:
  
  (1)每次数据传输时首先传出地址和命令字,从设备一般可从地址中确定是不是对本机的访问,并确定访问的首地址;而从设备则从命令字中识别该访问是读操作还是写操作;
  
  (2)读写访问只有在信号IRDY、TRDY、DEVSEL都为低状态时才能进行;
  
  (3)猝发传输通常需要通过逻辑来实现地址的自动递加;
  
  (4)主从设备中任一方没有准备好,操作中都需要能够引起等待状态插入的活动;
  
  (5)系统通常在帧同步信号FRAME的下降沿诱发数据传输,而在上升沿指明只有一个数据或只剩下一个数据;
  
  (6)读操作比写操作多一个中间准备过程。
  
  图2
  
  3基于CPLD的状态机设计
  
  3.1状态机的构造
  
  根据对上述时序图的分析,完成一个简易PCI

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