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在PLD开发中提高VHDL的综合质量

时间:2007-1-20栏目:电子通信论文

摘要:介绍可编程逻辑器件的开发流程,叙述EDA工具QuartusII和LeonardoSpectrum在Altera公司CPLD器件开发中的应用,给出提高VHDL综合质量的几点经验。
  关键词:电子设计自动化可编程逻辑器件硬件描述语言逻辑综合
  
  引言
  
  随着计算机与微电子技术的发展,电子设计自动化EDA(ElectronicDesignAutomation)和可编程逻辑器件PLD(ProgrammableLogicDevice)的发展都非常迅速,熟练地利用EDA软件进行PLD器件开发已成为电子工程师必须掌握的基本技能。先进的EDA工具已经从传统的自下而上的设计方法改变为自顶向下的设计方法,以硬件描述语言HDL(HardwareDescriptionLanguage)来描述系统级设计,并支持系统仿真和高层综合。ASIC(ApplicationSpecificIntegratedCircuit)的设计与制造,电子工程师在实验室就可以完成,这都得益于PLD器件的出现及功能强大的EDA软件的支持。现在应用最广泛的高密度PLD器件主要是现场可编程门阵列FPGA(FieldProgrammableGateArray)和复杂可编程逻辑器件CPLD(ComplexProgrammableLogicDevice)。
  
  EDA软件方面,大体可以分为两类:
  
  ①PLD器件厂商提供的EDA工具。较著名的如:Altera公司的Max+plusII和QuartusII、Xilinx公司的FoundationSeries、Latice-Vantis公司的ispEXERTSystem。
  
  ②第三方专业软件公司提供的EDA工具。常用的综合工具软件有:Synopsys公司的FPGACompilerII、ExemplarLogic公司的LeonardoSpectrum、Synplicity公司的Synplify。第三方工具软件是对CPLD/FPGA生产厂家开发软件的补充和优化,如通常认为Max+plusII和QuartusII对VHDL/VerilogHDL逻辑综合能力不强,如果采用专用的HDL工具进行逻辑综合,会有效地提高综合质量。
  
  1PLD器件的开发
  
  CPLD/FPGA设计越来越复杂,使用硬件描述语言设计可编程逻辑电路已经成为大势所趋,目前最主要的硬件描述语言是:VHDL(VeryHighSpeedIntegratedCircuitHDL)和VerilogHDL。两种语言都已被确定为IEEE标准。
  
  用VHDL/VerilogHDL语言开发可编程逻辑电路的完整流程为:
  
  ①文本编辑。用任何文本编辑器都可以,但通常在专用的HDL编辑环境中进行。因为专业的集成开发环境通常提供各种结构模板,并且可以自定义各种要素(例如关键字、字符串、注释等)的色彩显示,提高可读性,提高输入效率。
  
  ②功能仿真。将文件调入HDL仿真软件进行功能仿真,检查逻辑功能是否正确。
  
  ③逻辑优化与综合。将源文件调入逻辑综合软件进行逻辑分析处理

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