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多分辨率图像实时采集系统的FPGA逻辑设计

时间:2007-1-20栏目:电子通信论文

摘要:提出了一种基于FPGA的实时、多分辨率图像采集系统的控制逻辑设计方案;并对其中的图像数据预处理和帧存乒乓刷新机制这两个关键技术进行了阐述;为了验证图像采集系统在整个图像处理系统中所起的作用,还对图像压缩系统的帧率进行了比较实验。实验结果表明,设计并实现的图像采集系统不仅运行稳定,而且显著提高了图像处理系统的整体性能。
  关键词:FPGA图像采集图像压缩
  
  随着数字多媒体技术的不断发展,数字图像处理技术被广泛应用于可视电话、电视会议、监控系统等各种民用、商用及工业生产领域中。但在这些数字图像处理系统中,一个突出的问题就是数据量庞大,特别是在图像帧率及分辨率要求比较高的场合下,仅用专用的视频压缩芯片(VideoASIC)、专用的视频信号处理器(VideoDSP)或通用的高性能数字信号处理芯片(DSP),均无法获得令人满意的效果。为此,人们提出了多种解决方案,其中比较有代表性的方案有以下两种:
  
  一是在中央控制器的调度下,两片或多片图像处理主芯片并行对图像进行处理。
  
  二是整个图像处理系统由图像采集系统和图像压缩系统组成,其中图像采集系统负责接收原始的图像数据并对其进行一定的预处理;图像压缩系统负责接收图像采集系统预处理后的数据并进行压缩。
  
  本文将基于第二种方案,分析其中图像采集系统的控制逻辑设计思想;并结合图像压缩算法的需求,着重介绍图像数据预处理的控制流程及实现方法;最后通过实验,对预处理前后图像处理系统的效率进行比较分析。
  
  1图像采集系统的结构及工作原理
  
  本文以高性能、高集成度、低功耗系列FPGA作为核心部件,利用FPGA的在系统可编程以及控制逻辑实现方式灵活等特点,设计出图像采集系统。该系统能够满足多分辨率灰度和彩色图像的实时压缩处理要求,其硬件结构如图1所示,主要包括A/D转换部分、帧存部分和核心控制部分。下面分别对这三个部分进行介绍。
  
  1.1A/D转换部分
  
  A/D转换部分即图1中的视频解码器,用来完成模拟视频信号到数字信号的转换,产生复合的YUV数据流,并送入采集系统的FPGA中。
  
  A/D转换部分所选用的视频解码器是Philips公司的视频A/D芯片SAA7111A_4,它不仅具有自动场频检测牧场生而且其场同步参考信号VREF、行同步参考信号HREF、奇偶场标志信号RTS0、像素时钟信号LLC2幸免可从芯片的输出管脚直接得到,从而简化了时钟锁相与同步功能模块的设计,使整个系统的性能和稳定性均有所提高,同时减少了整个系统的功耗[2]。
  
  1.2帧存部分
  
  帧存部分采用双帧存结构,包括图1中的帧存A与帧存B,每个帧存由两片IDT71V424SRAM构成,能够存放720X576分辨率的一帧YUV图像数据。由于采用了乒乓机制,这种结构能够使图像数据的采集与压缩并行,从而提高图像的压缩帧率。
  
  1.3核心控制部分
  
  采集系统的核心控制部分即图1中的FPGA。首先对A/D转换部分的输出数据流进行一定的预处理;其次将预处理后的数据在帧存乒乓、刷新机帛的控制下写入适当帧存中;最后完成与图像压缩系统的接口控制,即适时帧存的控制权转交给图像压缩系统,由图像压缩系统将帧存中的数据读出后释放帧存的控制权。另外本部分还负责接收用户输入的图像分辨率、色彩以及相应压缩码流传输信道的带宽等控制信息,并在这些信息发生变化时用中断的方式通知图像压缩系统。
  
  核心控制部分所选用的FPGA为Xilinx公司的Virtex-100E繁列,它具有10万等效系统门,系统时钟频率可达240MHz,用户可用的I/O管脚有196个,核电压为1.8V,峰值功耗较低[3]。
  
  1.3.1图像采集系统控制逻辑功能框图
  
  图像采集系统控制逻辑框图如图2所示。①作为采集系统核心控制逻辑的主控模块,用来调用②~⑥各子功能模块。子功能模块②是整个控制逻辑执行的起点,它根据I2C协议来配置视频解码器,并且只有I2C配置过程结束后,才能启动其它子功能模块的运行。子功能模块③用于完成图像采集系统与图像压缩系统的交互。子功能模块④~⑥用于完成图像采集、预处理、存储控制等功能。下边介绍介绍各子模块的设计思想。
  
  1.3.2基于I2C配置视频解码器
  
  视频解码器的初始化配置是由FPGA通过I2C总线完成的,主要包括对视频解码器的工作模式、输出行场同步参考信号的时序关系以及输出数字信号的格式等进行的设置。
  
  1.3.3与图像压缩系统握手

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