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ADSP Tiger SHARC芯片TS101S及其应用

时间:2007-1-20栏目:电子通信论文

  摘要:ADSPTigerSHARC系列中的TS101S是AD公司最新推出的高性能定/浮点数字信号处理器。文章利用FBLMS算法在输入信号为高度相关性时仍然具有较好的收敛速度这一特点,进而通过FBLMS算法在TS101S上实现了自适应滤波,并在EZ-KIT开发板上测试通过,同时验证了该算法抑制同频窄带信号对雷达干扰的有效性。
  关键词:ADSPTiserSHARC;FBLMS;窄带干扰;TS101S
  
  1引言
  
  利用数字信号处理器(DSP)来进行模拟信号的处理同时具有很大的优越性,其主要表现有精度高,灵活性大,可靠性好等方面。它不但可以广泛应用于通信系统、图形/图像处理、雷达声纳、医学信号处理等实时信号处理领域。而且随着人们对实时信号处理要求的不断提高和大规模集成电路技术的迅速发展,数字信号处理器也发生着日新月异的变革。就AD公司而言,继16-bit定点ADSP21xx和32-bit浮点ADSP21xxx系列之后,日前又推出了ADSPTigerSHARC系列的新型器件。这种TigerSHARC系列器件是基于AD2106x的下一代高性能芯片,其内部集成有更大容量的RAM,它可以在单周期内执行4条指令,且可以很方便地实现多片并行处理系统的扩展,这些新添的特性更增加了高速实时信号处理的可行性。本文将介绍该系列中的TS101S芯片,以及利用该芯片实现FBLMSFrequency-domainBlockLMS算法的自适应预测滤波的设计方法。此外,笔者还在EZ-KIT开发板上测试通过并验证了该算法抑制同频窄带信号对雷达干扰的有效性。
  
  2TS101S系统器件的结构性能
  
  2.1结构特点
  
  TS101S的系统结构逻辑框图如图1所示。TS101S依旧采用超级哈佛结构(SHARC),并运用流水线技术,目前可以达到8级流水线(3级取指5级执行),其结构特点如下:
  
  ●具有特殊的指令集和较长的指令字,一个指令字可以同时控制芯片内多个功能单元的操作;
  
  ●片内集成有可由用户自己定义的6Mbit大容量SRAM存储器;
  
  ●具有2个独立的计算单元,每个单元都有算术逻辑单元、乘法器、移位器、寄存器组及相关的数据对齐缓冲器,并可通过加速器支持Trellis解码如,Viterbi和Turbo解码和复数相关运算;
  
  ●带有两个IntegerALU,每个IALU含有两个通用寄存器组,因而具有强大的地址产生能力,可支持环形缓冲和位反序寻址;
  
  ●支持SIMD操作。
  
  2.2主要性能
  
  TS101S具有极高的处理能力,它采用静态超标量结构,既有超标量处理器所具备的大容量指令缓冲池和指令跳转预测功能,又可以在程序执行前就对指令级进行并行操作并用编译器预测出来。TS101S的其它重要性能指标如下:
  
  ●指令周期为4ns(主频250MHz)运算能力达到250MIPS;
  
  ●DSP每周期能执行4条指令,具有24个16-bit定点运算和6个浮点运算能力,能提供1500MIPS或6.0GOPS的性能;
  
  ●每周期可实现8×16bit乘与40bit累加或者2×16

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