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数字签名算法SHA-1的FPGA高速实现

时间:2007-1-20栏目:电子通信论文

  摘要:随着网络的迅速发展,信息安全越来越重要,信息认证是验证收到信息来源和内容的基本技术。常用的信息验证码是使用单向散列函数生成验证码,安全散列算法SHA-1使用在是因特网协议安全性(IPSec)标准中。在设计中使用FPGA高速实现SHA-1认证算法,以PCI卡形式处理认证服务。
  关键词:数字签名算法;现场可编程门阵列(FPGA);计算机安全
  
  引言
  
  随着网络的迅速发展,对安全性的需要越发重要。然而,尽管网络技术进步很快,安全性问题仍然相对落后,并且在很多情况下只能靠虚拟私人网VPN和防火墙。因虚拟私人网是构建在Internet外部结构上的,必须采取某些措施保证安全性问题。一种方法是使用因特网协议安全性(IPSec)标准。IPSec是一组协议,它在IP协议层提供安全保密的通信。IPSec协议有通道和传输两种通信模式,为了保证在高速通信中的数据安全,在设计中使用硬件加速来实现IPSec中的加密和认证。IPSec中的加密部分使用三重DES算法,或使用RC5、IDEA、Blowfish和CAST-128等算法作为加密手段。在IPSec协议中认证使用SHA-1和MD5单向散列函数算法实现,通过使用FPGA高速实现SHA-1消息认证算法。
  
  SHA-1算法介绍
  
  安全散列算法SHA(SecureHashAlgorithm,SHA)是美国国家标准和技术局发布的国家标准FIPSPUB180-1,一般称为SHA-1。其对长度不超过264二进制位的消息产生160位的消息摘要输出,步骤如下。
  
  
  
  首先填充消息使其长度恰好为一个比512的倍数仅小64位的数。填充方法是附一个1在消息后面,后接所要求的多个0,然后在其后附上64位的消息长度(填充前),使消息长度恰好是512位的整数倍。
  
  5个32位变量,用十六进制表示初始化。然后开始算法的主循环,一次处理512位消息,循环次数是消息中512位分组的数目。
  
  先把这五个变量复制到另外的变量中,A到a,B到b,C到c,D到d,E到e。
  
  主循环有4轮,每轮20次操作,每次操作对a、b、c、d、e中的3个进行一次非线性运算,后进行移位和加运算,运算的过程见图1。a、b、c、d和e分别加上A、B、C、D和E,然后用下一数据分组继续运行算法。最后的输出由A、B、C、D和E级联而成。
  
  SHA-1算法的FPGA实现
  
  实现SHA-1算法时,用软件先对消息进行预处理,使消息长度恰好是512位的整数倍,再以FPGA实现对消息摘要计算的加速。
  
  FPGA的编程一般用VerilogHDL或者VHDL进行,本设计采用了VHDL语言对SHA-1算法进行描述。SHA-1算法FPGA加速器实现分为两大部分,分别是80个32位临时值Wt(W0至W79)的生成,以及对32位临时值Wt循环处理生成160位的消息摘要。图2为将子分组Mj(0≤j≤15)变成80个32位Wt(Kt至W79)的电路框图,在设计时,用512位寄存器和2个多路选择器生成临时值Wt(0≤t≤79)。
  
  
  
  图3中160位输入数据缓冲器用来放置初始数据(5个32位变量A、B、C

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