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基于VXI总线的四通道智能化任意波发生器的研制

时间:2007-1-20栏目:电子通信论文

  摘要:介绍了一种基于VXI总线的四通道智能化任意波发生器及波形调制模块。本模块采用DSP+FPGA实现智能控制,应用先进的DDS(直接数字频率合成器)技术产生任意波,输出波形可加载波进行调制;本模块具有四个独立的通道,相互之间进行电气隔离,可输出幅度连续可调的电压和电流信号。
  关键词:VXIDDS任意波发生器调制
  
  VXI总线是VMEbusextensionsforInstrumentation的缩写。VXI主机箱有13个插槽,其中,零槽控制器为系统的管理者。VXI模块根据其本身的性质、特点和所支持的通信规程可以分为寄存器基、消息基、存储器和扩展模块四种类型。每个模块的地址空间有A16、A16/A24和A16/A32三种类型。
  
  本文介绍利用DDS(直接数字频率合成器)技术实现具有任意波发生以及调幅功能的模块。与传统的频率合成技术相比,DDS技术具有很多优点:频率切换时间短、工作频率范围宽、频率分辨率高、相位变化连续和容易对输出信号实现调制等。一些公司先后推出了各种各样的DDS专用芯片,这些DDS专用芯片为电路设计提供了很大方便,但是并不能满足所有要求。例如,在实现调频及调幅等复杂功能时,利用现有的DDS专用芯片就会很不方便。利用可编程逻辑器件(CPLD)或现场可编程门阵列(FPGA)实现DDS具有很大的灵活性,能够很好地满足电路设计要求。
  
  1DDS基本原理
  
  DDS在基本原理框图如图1所示。它主要由标准参考频率源、相位累加器、波形存储器、数/模转换器、低通平滑滤波器等构成。其中,参考频率源一般是一个高稳定度的晶体振荡器,其输出信号用于DDS中各部件同步工作。DDS的实质是对相位进行可控等间隔的采样。
  
  相位累加器的结构如图2所示。它是实现DDS的核心,由一个N位字长的加法器和一个由固定时钟脉冲取样的N位相位寄存器组成。将相位寄存器的输出和外部输入的频率控制字K作为加法器的输入,在时钟脉冲到达时,相位寄存器对上一个时钟周期内相位加法器的值与频率控制字K之和进行采样,作为相位累加器在此刻时钟的输出。相位累加器输出的高M位作为波形存储器查询表的地址,从波形存储器中读出相应的幅度值送到数/模转换器。
  
  当DDS正常工作时,在标准参考频率源的控制下,相位累加器不断进行相位线性累加(每次累加值为频率控制字K),当相位累加器积满时就会产生一次溢出,从而完成一个周期性的动作,这个周期就是DDS合成信号的频率周期。输出信号波形的频率为:
  
  
  
  显而易见,当K=1时输出最小频率,即频率分辨率为fmin=fc/2N。式中,fout为输出信号频率;K为频率控制字;N为相位累加器字长;fc为标准参考频率源工作频率。
  
  2波形发生器模块的实现
  
  2.1硬件部分
  
  波形发生器模块结构框图如图3所示。
  
  硬件主要可分为总线接口、DSP及逻辑控制电路、四通道DDS波形发生及调制电路、信号调理和输出接口等几部分。其中,零槽控制器与DSP之间用双口RAM作为通讯中介,双口RAM采用IDT709289L,其容量为64K×16Bit。
  
  根据零槽控制器和模块交换信息的特点,本模块采用寄存器基的A16/A24的操作模式,数据为16Bit。在A16的寻址方式下,每个模块都具有一组配置寄存器,系统可以通过访问这些寄存器来获得器件的种类、型号、生产厂家、地址空间及存储器需求等。在A24模式下,零槽控制器可为一个模块配置的存储空间,最大为256n×223-m,其中,n在A32模式下为1,在A24模式下为0,m为器件型号寄存器高四位所定义的数值。在本模块中,m取值为6,存储器地址空间为128Kbyte。总线接口采用ALTERA公司的EPM3256A实现。板内接口逻辑和所有控制逻辑均采用Verilog硬件描述语言完成。
  
  接口电路中的双口RAM用作命令、参数和数据传输,分为命令参数区和数据区。双口RAM被均分为16页,每页为4K×16Bit,前15页作为自定义的波形传输区,第16页为命令参数区。双口RAM的采用使模块的设计相对于VXI系统而言具有很大的独立性,从而使波形发生电路能够方便地移植到其它总线上。
  
  板内主控CPU芯片选用了TI公司的TMS320F206。它主要起智能控制作用,接收通过VXI总线发来的各种命令,然后分
  

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