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用PowerPC860实现FPGA配置

时间:2007-1-20栏目:电子通信论文

摘要:介绍如何用PowerPC860(MPC860)进行FPGA(Xilinx的Virtex-II系列)的配置;给出进行FPGA配置所需的详细时序图和原理图。本配置基本原理对其它FPGA的配置也适用。
  关键词:PowerPC860FPGAXilinx
  
  1概述
  
  MPC860是基于PowerPC结构的通信控制器。它不仅是集成的微处理器,而且将很多外设的功能也集成在一起。MPC860具有存储控制器,其存储控制器的功能很强,可以支持各种存储器,包括各种新型的DRAM和Flash,并可以实现与存储器的无缝接口;而且使用嵌入式操作系统VxWorks和开发环境Tornado开发非常方便。
  
  本设计中用1片IntelW28F1283A150Flash作为BootFlash对MPC860进行加电配置,其多余的存储空间完全可以存放下FPGA所需的配置文件。加电复位、系统启动后,由MPC860处理机与EPLD配合,控制FPGA配置文件的下载过程,完成对FPGA的配置。使用MPC860可以对FPGA十分方便地进行配置,甚至可以通过MPC860的网络功能对FPGA进行远程配置,节省了因采用专用配置芯片所耗费的电路板及其成本。本文主要介绍如何用MPC860对Xilinx公司的VirtexII系列的FPGA进行配置,其原理同样适用于别的FPGA芯片(包括Altera公司)。
  
  2XilinxFPGA的配置方式
  
  本设计中FPGA采用Xilinx公司Virtex-II系列蝗XC2V4000,其配置文件的下载模式有5种:主串模式(masterserial)、从串模式(slaveserial)、主并模式(masterselectMAP)、从并模式(slaveselectMAP)、JTAG械。其中,JTAG模式在开发调试阶段使用。本设计将JTAG口直接做在信号处理板上,便于开发设计阶段的调试。
  
  参考Xilinx公司的有关文档,比较其余4种下载模式,可将其分为串行下载方式和并行下载方式。串行下载方式和并行下载方式都有主、从2种模式。主、从模式的最大区别在于:主模式的下载同步时钟(CCLK)由FPGA提供;从模式的下载同步时钟(CCLK)由外部时钟源或者外部控制信号提供。主模式对下载时序的要求比从模式严格得多。因此从处理机易于控制下载过程的角度,选择使用从串模式或从并模式。本设计采用从串模式进行FPGA配置,以减少占用MPC860的资源。
  
  用MPC860对FPGA进行配置,实质上就是用MPC860和EPLD来仿真JTAG接口的下载时序,完成对FPGA的下载。JTAG的有效引脚只有5个,分别是nConfig(PROG_B)、nStatus(INIT_B)、Conf_Done(DONE)、DClk(CCLK)、Data0(DIN)。其中nConfig用于使FPGA进行到下载状态,nStatus时不否出现CRC校验错误,Conf_Done用于表示下载完成,而DC1k的Data则是用于在下载时产生时钟和数据位的。每一个CD1k时钟周期写入1个bit数据(括号中标注为Xilinx的FPGA对该功能的称呼)。
  
  表1所列为下载信号定义。
  
  表1下载信号定义
  
  引脚方向(对FPGA)说明Data0输入数据引脚DClk输入同步时钟,由外部时钟源或控制信号提供NConfig输入异步复位引脚,用于异步复位配置逻辑Conf_Done输出配置状态nStatus输出下载状态
  3从串模式的配置信号和下载时序
  
  (1)启动下载时序
  
  在nConfig引脚上产生1个超过2μs的低脉冲,等待nStatus回应1个低脉冲以及Conf_Done。变低。这时候表明FPGA已经进入到了下载状态,等待至少5μs以后就可以开始下载了。
  
  (2)下载时序
  
  从串下载模式的下载时序如图1的所示。
  
  在Data0上逐位地产生要下载的数据,同时在DC1k上产生时钟。数据必须在时钟的上升沿之间50ns有效,时钟高电平和低电平的时钟都不能小于80ns。这一过程一直持续到全部数据下载完成。在下载过程中可以出现相对较少时间的等待状态,而不会中断下载进程。如果发生错误,nStatus将被拉低,FPGA退出操作,必须重算1~3步骤。
  
  (3)结束下载
  
  在数据都下载完成以后,需要继续给FPGA提供若干的时钟,时钟要至少等到Conf_Done变高为止。
  
  (4)启动器件
  
 

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