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低功耗模拟前端电路设计

时间:2007-1-20栏目:电子通信论文

  超低功耗、高集成的模拟前端芯片MAX5865是针对便携式通信设备例如手机、PDA、WLAN以及3G无线终端而设计的,芯片内部集成了双路8位接收ADC和双路10位发送DAC,可在40Msps转换速率下提供超低功耗与更高的动态性能。芯片中的ADC模拟输入放大器为全差分结构,可以接受1VP-P满量程信号;而DAC模拟输出则是全差分信号,在1.4V共模电压下的满量程输出范围为400mV。利用兼容于SPITM和MICROWIRETM的3线串行接口可对工作模式进行控制,并可进行电源管理,同时可以选择关断、空闲、待机、发送、接收及收发模式。通过3线串口将器件配置为发送、接收或收发模式,可使MAX5865工作在FDD或TDD系统。在TDD模式下,接收与发送DAC可以共用数字总线,并可将数字I/O的数目减少到一组10位并行多路复用总线;而在FDD模式下,MAX5865的数字I/O可以被配置为18位并行多路复用总线,以满足双8位ADC与双10位DAC的需要。
  
  1MAX5865的工作原理
  图1所示为MAX5865内部结构原理框图,其中,ADC采用七级、全差分、流水线结构,可以在低功耗下进行高速转换。每半个时钟周期对输入信号进行一次采样。包括输出锁存延时在内,通道I的总延迟时间为5个时钟周期,而通道Q则为5.5个时钟周期,图2给出了ADC时钟、模拟输入以及相应输出数据之间的时序关系。ADC的满量程模拟输入范围为VREF,共模输入范围为VDD/2±0.2V。VREF为VREFP与VREFN之差。由于MAX5865中的ADC前端带有宽带T/H放大器,因此,ADC能够跟踪并采样/保持高频模拟输入>奈魁斯特频率。使用时可以通过差分方式或单端方式驱动两路ADC输入IA+QA+IA-与QA-。为了获得最佳性能,应该使IA+与IA-以及QA+与QA-间的阻抗相匹配,并将共模电压设定为电源电压的一半VDD/2。ADC数字逻辑输出DA0~DA7的逻辑电平由OVDD决定,OVDD的取值范围为1.8V至VDD,输出编码为偏移二进制码。数字输出DA0~DA7的容性负载必须尽可能低<15pF,以避免大的数字电流反馈到MAX5865的模拟部分而降低系统的动态性能。通过数字输出端的缓冲器可将其与大的容性负载相隔离。而在数字输出端靠近MAX5865的地方串联一个100Ω电阻,则有助于改善ADC性能。
  
  MAX5865的10位DAC可以工作在高达40MHz的时钟速率下,两路DAC的数字输入DD0~DD9将复用10位总线。电压基准决定了数据转换器的满量程输出。DAC采用电流阵列技术,用1mA1.024V基准下满量程输出电流驱动400Ω内部电阻可得到±400mV的满量程差分输出电压。而采用差分输出设计时,将模拟输出偏置在1.4V共模电压,则可驱动输入阻抗大于70kΩ的差分输入级,从而简化RF正交上变频器与模拟前端电路的接口。RF上变频器需要1.3V至1.5V的共模偏压,内部直流共模偏压在保持每个发送DAC整个动态范围的同时可以省去分立的电平偏移设置电阻,而且不需要编码发生器产生电平偏移。图2(b)给出了时钟、输入数据与模拟输出之间的时序关系。一般情况下,I通道数据ID在时钟信号的下降沿锁存,Q通道数据QD则在时钟信号的上升沿锁存。I与Q通道的输出同时在时钟信号的下一个上升沿被刷新。
  
  3线串口可用来控制MAX5865的工作模式。上电时,首先必须通过编程使MAX5865

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