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短波扩频通信系统中数字相关器的FPGA设计与实现
摘要：基于FPGA设计的数字相关器，对前端模数／转换器在384kbps采样率下采得的数据进行希尔波特变换，再与本地序列做相关运算，最后将相关结果送给DSP，供DSP做进一步的处理。介绍了所选用的Stratix芯片，阐述了FPGA内部子模块的功能和设计实现方法，对所设计的FPGA数字相关器进行了仿真和校验，结果达到了设计要求。关键词：数字相关器FPGA希尔波特变换Stratix
采用ＦＰＧＡ器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗、提高了可靠性，同时还可以很方便地对设计进行在线修改。电路设计者可以通过软件编程，经过设计输入、仿真、测试和校验，用硬件实现特定的数字信号处理算法。这种方法由于具有通用性强的特点并可以实现算法的并行运算，因此无论是作为独立的数字信号处理器，还是作为ＤＳＰ芯片的协处理器，目前都是比较活跃的研究领域。
短波通信具有设备简单、通信距离远、机动灵活、价格低廉和抗毁性强的特点，有着重要的应用价值。在短波通信系统中，接收方在信号检测、同步的过程中，要进行大量的乘加操作来做相关运算。在传输速率较高、样点间隔较小的情况下，完全由系统中央ＤＳＰ处理器进行运算，很难实现实时处理。利用ＦＰＧＡ的特点，把信号同步数字相关部分分离出来，设计一个专用的数字相关器，作为中央ＤＳＰ处理器的协处理器，来分担这部分工作，是一个很好的解决方案。本文阐述的就是这样一个应用在短波扩频通信系统的接收方中，完成数字相关功能的基于ＦＰＧＡ设计的相关器。
１Ｓｔｒａｔｉｘ系列芯片简介
本文采用Ｓｔｒａｔｉｘ系列芯片实现数字相关器。Ｓｔｒａｔｉｘ系列是著名的可编程逻辑器件供应商Ａｌｔｅｒａ公司于２００２年新推出的ＦＰＧＡ产品。其主要特点是：采用１．５Ｖ内核，０．１３μｍ全铜工艺，容量为１０５７０～１１４１４０个逻辑单元，内嵌多达１０Ｍｂｉｔ的三种ＲＡＭ块，即５１２ｂｉｔ容量的小型ＲＡＭ，４ＫＢ容量的标准ＲＡＭ，５１２ＫＢ的大容量ＲＡＭ；具有Ｔｒｕｅ－ＬＶＤＳ（ｔｍ）电路，支持ＬＶＤＳ、ＬＶＰＥＣＬ、ＰＣＭＬ和ＨｙｐｅｒＴｒａｎｐｏｒｔ（ｔｍ）差分Ｉ／Ｏ电气标准，且有高速通信接口；增加了片内终端匹配电阻，提高了信号完整性，简化了ＰＣＢ布线；提供了完整的时钟管理方案，具有层次化的结构和多达１２个锁相环（ＰＬＬ）。
该系列芯片的最大特色是内嵌硬件乘法器和乘加结构的可编程ＤＳＰ模块，特别适于实现高速信号处理。这种ＤＳＰ模块是高性能的嵌入算术单元，它的运行速度可以达到２５０ＭＨｚ，每个ＤＳＰ模块的数据吞吐性能可以高达２．０ＧＭＡＣＳ。它可以配置为硬件乘法器、加减法器、累加器和流水线寄存器，如表１所示。
表1单个DSP单元的设置模式
模式9bitx9bit18bitx18bit36bitx36bit单个乘法器8个4个1个相乘累加器2个（结果为52bit）2个（结果52bit)——2个乘积求和4个2个——4个乘积求和2个1个——
Ｓｔｒａｔｉｘ系列具有多达２８个ＤＳＰ模块，可配置为２２４个（９ｂｉｔ×９ｂｉｔ）嵌入乘法器，可以为大数据吞吐量的应用提供灵活、高效和有价值的方案。这些ＤＳＰ模块可以实现多种典型的ＤＳＰ功能，如有限冲击响应（ＦＩＲ）滤波、快速傅立叶变换（ＦＦＴ）功能、相关器和加密／解密功能等。
Ｓｔｒａｔｉｘ系列由Ａｌｔｅｒａ公司提供的新一代开发软件ＱｕａｒｔｕｓＩＩ支持。此软件加强了网络功能，设计人员可以直接通过Ｉｎｔｅｒｎｅｔ获得Ａｌｔｅｒａ的技术支持。ＱｕａｒｔｕｓＩＩ软件中的ＭｅｇａｗｉｚａｒｄＰｌｕｓ＿ＩｎＭａｎａｇｅｒ工具可以很方便地对一些常用的基本模块进行定制，以满足不同的需要；设计人员还可以在定制后的基础上，进行进一步的改进，扩展出更多的功能。
２ＦＰＧＡ模块设计
数字相关器在短波扩频通信系统中的具体功能是：接收Ａ／Ｄ采样后的采样信号，对采样信号进行希尔波特变换，得到与其正交的另一路信号；然后以这两路信号分别作为实部和虚部，与本地序列进行相关运算，将相关值的实部和虚部送给ＤＳＰ做后续处理，如图１所示。只有包含有正确同步头信息的信号经采样后与本地序列作相关运算，得到的相关值的模值才会出现峰值；对应于发端特定的同步头帧结构，相关后的相关峰也会出现规律性的特征。这样，ＤＳＰ才可以通过先对相关值求模，然后对模值出现的峰值的间隔、幅值和数目等信息进行判断和进一步处理，来确定是否捕捉到信号。下面具体介绍完成上述数字相关功能的ＦＰＧＡ的设计。ＦＰＧＡ设计的内部结构框图如图２所示。
２．１希尔波特变换部分
系统接收到的射频信号经过前端预处理后，送到Ａ／Ｄ采样，然后以串行方式输出样点值到ＦＰＧＡ。每个样点值是用１０ｂｉｔ的二进制补码表示的，需先通过一个串／并转换器转化为宽度为１０ｂｉｔ的并行信号。样点值首先要进行的是希尔波特变换，希尔波特变换有多种实现方法，这里采用一个１２９阶的滤波器来实现，滤波器的抽头系数由ＭＡＴＬＡＢ函数ｒｅｍｅｚ产生，如图３所示。
将１０ｂｉｔ的并行信号输入到一个１０ｂｉｔ×１２９的ＲＡＭ模块，采用循环写入的方式，ＲＡＭ模块类似一个桶形循环存储器?熏较早存入ＲＡＭ的信号值就会被新来的数据覆盖掉，这样就与图３所示的输入信号先进先出是等效的。经ＭＡＴＬＡＢ函数ｒｅｍｅｚ产生的抽头系数是一组变换范围很大的带有小数部分的十进制数，为了能够进行后续的硬件运算，需要对这组十进制数作归一量化处理，把它们映射到宽度为１４ｂｉｔ的有符号的二进制数所能表示的范围上去，即转化为１４ｂｉｔ的二进制补码数。这组抽头系数在运算的过程中是固定不变的，所以可以把它们固化在片内ＲＯＭ模块中，与ＲＡＭ中的值同步读出，再经过两组Ｄ触发器对齐后，送到一个１０ｂｉｔ×１４ｂｉｔ的有符号数的相乘累加器做相乘累加运算。相乘后的数据宽度是２４ｂｉｔ，但是由于对固定数据宽度的有符号的二进制数进行加减运算时，会出现结果超出固定数据宽度所能表示的范围，即溢出现象，导致运算结果错误，所以就要为这里进行的１２９次累加操作留有一定的数据宽度富裕量，每次把乘积符号扩展４ｂｉｔ再进行累加操作，这样输出就是一个２８ｂｉｔ的有符号数，即是所需的虚部。由于在将抽头系数从十进制到二进制的归一量化过程中，人为地将其扩大了许多倍，所以与每个虚部相对应的实部从中心抽头输出后，需经过一个固定倍数的乘法器，扩大同样的倍数来与虚部保持一致。
相乘累加模块是希尔波特变换部分的核心单元，这里用到了Ｓｔｒａｔｉｘ器件独特的嵌入式ＤＳＰ模块。在Ｑｕａｒｔｕｓ的ＭｅｇａｗｉｚａｒｄＰｌｕｓ＿ＩｎＭａｎａｇｅｒ中选择ＡＬＴＭＵＬＴ＿ＡＣＣＵＭ（ＭＡＣ）定制相乘累加模块。首先系统会提示只有Ｓｔｒａｔｉｘ系列才可以定制此类型模块，本例选择的两个输入端分别是１０位和１４位的有符号数，与ＲＡＭ和ＲＯＭ的输出端相连，再将累加后的输出端设为２８位。这里有意预留了４位，用来防止在１２９次累加的过程中出现数据溢出的现象。将时钟、使能、清零等设置好后，即可生成所需的相乘累加模块，在编译的过程中Ｑｕａｒｔｕｓ就会自动把这部分配置到嵌入式ＤＳＰ模块中，而不去占用片内的逻辑单元。这样就把原本用几个模块完成的功能用单个模块实现了，同时也提高了运行的可靠性。
２．２相关运算部分
样点值经过希尔波特变换得到的实部和虚部两部分，将分别存储到两个具有８０个存储单元的ＲＡＭ中，同样是采用循环写入的方式，类似于ＤＳＰ编程中的桶形存储区。由于本文所应用的短波系统采用的是每个码元取五个采样点，而本地序列是一个码元对应一个数值，所以在做相关运算时是从当前的８０个样点值里，每隔４个点取一个值，共取出１６个样点值，依次与本地序列的１６个值做相乘累加。下一次操作就把当前样点向后移一位，按同样的方法取点运算。这样依次进行，每一个样点值都会产生一个与其相对应的相关值。反映在ＦＰＧＡ内部，就要求ＲＡＭ从当前存入的值开始，向前每隔４个单元取一个值作为输出。这样在一个样点间隔内，就从ＲＡＭ中依次读出１６个值，与从ＲＯＭ中同步读出的１６个本地序列值做相关运算。此时的相关运算中的乘法就需要是复数相乘，其结果也是复数，分两路输出实部和虚部，对这两路结果分别进行累加运算，即可得到所需的相关值的实部和虚部。
复数相乘模块是相关运算部分中的重要环节。从ＲＡＭ中读出的实部和虚部组成的信号值，与从ＲＯＭ中读出的本地序列值，在这里要进行复数相乘运算。复数相乘模块结构图如图４所示，ａ、ｂ、ｃ、ｄ分别代表信号和本地序列的实部和虚部，按照式子（ａ＋ｊｂ）×（ｃ＋ｊｄ）＝（ａｃ－ｂｄ）＋ｊ（ａｄ＋ｂｃ）的组合进行相乘加减。这里需要说明的是，考虑到后面要与ＤＳＰ相连，数据的宽度被限制在３２位。所以对于乘法器Ｂ和Ｄ而言，２８ｂｉｔ与９ｂｉｔ相乘得到的结果应是３７ｂｉｔ。这里在定制乘法器的时候强行把它限制为３２ｂｉｔ，去掉了最高位的多余符号位，舍去了低４位。这样处理带来的后果就是人为地将乘积缩小了１６倍。如果对乘法器Ａ和Ｃ的结果不做处理，直接进行加减运算，则结果将导致严重的错误。因此对于乘法器Ａ和Ｃ，应该人为地将其输出值右移４位，同样地缩小１６倍，再进行下一步的加减运算，就可以有效地避免上述的错误。这样输入的４个数值经过几个时钟周期的运算后，输出的两个数值就是所求的复数相乘结果。这里的４个有符号数乘法器都会在编译时自动地配置到Ｓｔｒａｔｉｘ器件的嵌入式ＤＳＰ模块上去。
２．３总体控制模块和接口部分
２．３．１总体控制模块
系统上电后，ＦＰＧＡ内部各模块都处于运行状态，各个模块相互连接，各自有运行时序，所以为了保证各模块依次先后运作，并得出正确的结果，就需要一个指挥控制模块对各模块进行准确的控制。这里采用两个工作在８０ＭＨｚ和４０ＭＨｚ时钟下的主从计数器对相关部分和希尔波特变换部分各模块进行控制。在一个样点间隔内，根据计数器不同的计数值，利用不同的组合逻辑电路产生各个模块的使能、清零等信号，保证各模块在正确的时序下运行。为了提高ＦＰＧＡ处理的效率，希尔波特变换部分和相关部分实际上是并行工作的。在同一个样点间隔时间内，希尔波特变换部分处理的是当前输入的样点数据，而相关部分是在处理上一个样点间隔内希尔波特变换部分输出的结果。这两部分之间之所以能够进行相互协调和并行运行，就是由于有来自总体控制模块的各种控制信息。
２．３．２接口部分
ＦＰＧＡ有两个接口，一个与Ａ／Ｄ接口，另一个与ＤＳＰ接口。在与Ａ／Ｄ的接口部分中，有三个输入端ｄａｔａ＿ｉｎ、ＦＳ和ＳＬＣＫ，ｄａｔａ＿ｉｎ用来串行输入Ａ／Ｄ转换来的样点值；ＦＳ为帧同步信号，它在输入到ＦＰＧＡ后用来驱动ＦＰＧＡ内部的总体控制模块；ＳＣＬＫ为移位时钟，它控制Ａ／Ｄ与ＦＰＧＡ之间数据串行传输的移位。在与ＤＳＰ的接口部分中，ｄａｔａ＿ｏｕｔ[１５．．０]用来输出ＦＰＧＡ运算的结果，与ＤＳＰ的数据总线挂接在一起，在ＦＰＧＡ内部设置一个三态门，开门信号就是ＦＰＧＡ的片选信号ＣＥ。当ＣＥ不选通的时候，三态门输出为高阻状态，不会影响ＤＳＰ的数据总线。在每一个样点间隔的时间内，ＦＰＧＡ运算出相关值的实部和虚部，将它们分别锁存在四个１６ｂｉｔ锁存器中，并将与ＤＳＰ相连的ｄａｔａ＿ｒｅａｄｙ信号置高电平，表示数据已经准备好。ＤＳＰ检测到ｄａｔａ＿ｒｅａｄｙ为高后会进行读操作，用地址总线的高几位产生出片选信号将ＦＰＧＡ选通，通过地址总线的低两位Ａ０、Ａ１来选择四个锁存器的其中一个，依次读取实部和虚部两个３２位数的高１６位和低１６位。ＦＰＧＡ内部会对ＤＳＰ的读操作计数，确认数据分四次读出后，则将ｄａｔａ＿ｒｅａｄｙ置低，直到下一次运算完毕后再抬高。
３仿真和校验
各子模块设计好后，可以用图形方式或文本方式将各个模块连接起来，对顶层设计进行编译。这里选用的是Ｓｔｒａｔｉｘ系列中容量最小的一种：ＥＰ１Ｓ１０Ｆ７８０Ｃ７，编译后产生的编译报告如图５所示。
无论是片内逻辑单元、片内ＲＡＭ还是ＤＳＰ嵌入块，所选的ＥＰ１Ｓ１０Ｆ７８０Ｃ７芯片都还有相当一部分余量。但是，如果是选用其它系列的芯片，没有嵌入式的ＤＳＰ模块，最后其所占用的片内逻辑单元会远不止这么多。
编译完成后即可进行仿真和校验，这部分可分为三个过程。对于同一块数据，先在Ｑｕａｒｔｕｓ下进行仿真，产生出一系列相关值。然后在ＭＡＴＬＡＢ环境下利用其绘图方便的特性，完全按照ＦＰＧＡ中各模块处理数据的方法，编一段程序对数据进行处理，并画出处理结果的图形，如图６所示。理论上其处理结果应和Ｑｕａｒｔｕｓ的仿真结果完全一样，实际比较得出两者确实完全一样。最后在ＭＡＴＬＡＢ中从理论上运用纯软件的方法编一段程序，对数据进行处理，并画出处理后的相关峰图，如图７所示。
可以比较出这两种图形所显示的相关峰的幅度与相对位置都基本一致。这就说明用ＦＰＧＡ对数据进行处理的结果和理论方法的处理结果是吻合的，这也就验证了ＦＰＡＧ设计的正确性。由于ＦＰＧＡ所进行的只是初相关，所以图７显示的相关峰幅度不大，数据送到ＤＳＰ后要进行二次相关等处理，然后用于信号的捕获和同步。
本文阐述了短波扩频通信系统中用于信号同步捕获的数字相关器的ＦＰＧＡ实现，并对所选的Ｓｔｒａｔｉｘ系列器件进行了介绍。在３８４ｋｂｐｓ的采样速率下，由外部提供４０ＭＨｚ的时钟，此相关器工作性能稳定，运算结果正确，能很好地配合ＤＳＰ工作，完成对样点数据的希尔波特变换和相关处理。
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