图中，DVDD为3.3V供电。C5402的时钟输入为20MHz，此时系统工作频率就是CLKMD1、CLKMD2、CLKMD3组合产生的倍频系数和输入时钟的乘积。C5402的工作频率可达到100MHz。虽然C5402在RESET时自动插入7个软件延时，但这只能满足较贵的速度不低于70ns的EPROM接口，而一般的EPROM无法可靠工作。为了解决速度匹配问题，利用了C5402的倍频可以由硬件和软件两种方式设置

的特性。在系统加电时将C5402的倍频选择为2，即将CLKMD1、CLKMD2、CLKMD3分别设置为1、0、0，让DSP工作在40MHz的频率，等加载完成之后再通过软件将C5402的工作频率调高到100MHz，使C5402达到最大的工作效率。实验证明这是可行而且可靠的。

C5402的地址总线和数据总线挂有两个164245，它是TI公司生产的3.3V和5V双向收发器，个164245可以看作两个8位收发器或一个16位收发器。它由3.3V和5V双电源供电，收发的方向由两个方向控制端管脚（DIR）控制。它串在地址总线和数据总线上，既可为DSP提供驱动5V数字电路的能力，也可为DSP提供5V信号读入的保护。对于地址总线，只是输出信号，所以将同地址总线相接的164245的DIR信号接高，使其只完成从3.3V到5V的转换。使用164245，总线就可以为扩展的多个外设提供可靠的接口，解决了3.3V和5V混合逻辑设计问题。

EPM7032用来提供整个系统需要的组合逻辑。它属于MAX7000系列，是Altera公司的基于第二代MAX结构的CPLD，可提供多达5000个可用门和在系统编程。其引脚到引脚延时快达5ns。可以容纳各种各样的独立的组合逻辑和时序逻辑功能。所有的驱动器均能配置在3.3V和5.5V电压下工作，允许用于混合电压系统中。EPM7032为Bootloader提供的内部组合逻辑电路如图3所示。

EPROM采用NS公司或ST公司的27C256。EPM7032的ROMCE接EPROM的CE管脚，使其映射在DSP的C000H-FFFFH的数据空间。DIR控制16245的转发方向。EPM7032共有36个I/O引脚可供编程使用，剩余的管脚可以用来接入PS、IS等管脚，方便系统扩展存储空间和外设。它同时方便了系统的调试，修改时只需重新编程，不用修改硬件电路，且延时非常小。可以方便地完成协调外设和存储空间的工作。

对于如何在Bootloader后释放EPROM占用的数据空间，可以通过软件可设置管脚XF解决，只需简单修改内部逻辑电路，如图4所示。RESET时，XF被置高，使EPROM能够映射在数据空间。RESET完成之后，可用软件设置XF为低，使CE输出的片选无效，从而让EPROM让出数据空间。

4 系统软件设计

4.1 测试程序设计

由于Bootloader需要完成的是系统的脱机运行，因此可用一个简单可靠的测试程序验证硬件是否已经协调工作。下面是一个可行的方法，通过设置XF的电平高低，让XF输出不同频率的方波，或者在XF管脚外接一个发光二极管，就可以直观的看到系统有没有协调工作。

test:nop

rsbx,1,13 /*将XF管脚置为低电平*/

call delay /*调用延时子程序*/

ssbx 1,13 /*将XF管脚置为高电平*/

call delay /*调用延时子程序*/

b test /*循环运行*/

4.2 系统设置程序

加载完成之后，需要半DSP的频率调高，使DSP能高效运行。实际上就是用软件改变DSP内部的PLL来改变倍频系数。因为PLL是模拟的，在它锁定之前需要一定的锁定时间，在锁定时间内DSP不能使用PLL模式，必须把它调整到DIV模式。下面就是方案系统设置部分的子程序。

.mmregs

vCLKMD:.set 0x4007 /*5倍频的CLKMD值*/

.global sinitCLK

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