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用FIFO设计A/D与DSP之间的接口

时间:2007-1-20栏目:电子通信论文

FO的存取时间(≤25ns),tsu是数据建立时间(≥15ns),trp是读脉冲宽度(≥25ns),trc是FIFO的读周期(≥35ns)。由于本设计中DSP的内部时钟为150MHz,用FIFO设计A/D与DSP之间的接口外设时钟ECLK为90MHz,所以,最后设定SETUP=1、STROBE=2、HOLD=2来满足DS

P与异步FIFO接口的要求。

2.3 软件设计

图3所示是该系统中DSP的软件流程图。由于TMS320C6211采用ROM加载的芯片自举模式,因此,在芯片复位过程中,EDMA将从位于外部CE1空间的EEPROM中拷贝1kB数据到地址0处,并在传输结束后,使CPU退出复位状态,同时从地址0处开始执行指令。由于主程序大小要大于1kB,所以需要编写BOOT LOAD(大小小于1kB)程序,以使其在复位后将程序从外部EEPROM拷贝到内部程序RAM中运行。在图3所示的主程序流程图中,当系统上电复位后,首先应进行DSP的初始化,接着进行EDMA的中断使能和初始化,然后由FIFO的半满信号启动EDMA传输和由其触发中断程序。当传输完一组2048个数据后,再根据重心算法求出CCD像点的位置,之后便可开始下一次循环。

3 结束语

在高速数据采集电路中,使用FIFO设计DSP芯片和A/D转换器的接口电路具有设计简单、控制方便等优点,可大大提高DSP的使用效率。


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