｜１８０｜２７０?演：时钟输出，与输入时钟同频，但相位依次相差９０°。其内部定义了属性ＤＵＴＹ＿ＣＹＣＬＥ＿ＣＯＲＲＥＣＴＩＯＮ，可以用来调整时钟的占空比，值为ＦＡＬＳＥ时，输出时钟占空比和输入时钟一致，值为ＴＲＵＥ时将占空比调整为５０％。
　　
　　ＣＬＫ２Ｘ：时钟源倍频输出，且占空比自动调整为５０％。
　　
　　ＣＬＫＤＶ：时钟源分频输出，由属性ＣＬＫＤＶ＿ＤＩＶＩＤＥ控制Ｎ分频，Ｎ可以为１．５、２、２．５、３、４、５、８或１６。
　　
　　ＬＯＣＫＥＤ：该信号为低电平时，表示延迟锁相环ＤＬＬ还没有锁定信号，上述输出时钟信号未达到理想信号；当变为高电平时，表示锁相环已经完成信号锁定，输出时钟信号可用。若时钟源输入频率大于６０ＭＨｚ，则系统锁定时间大约需２０μｓ。
　　
　　利用ＤＬＬ功能可以非常快速方便地构建移相计数模块，实现本文前面介绍的测量方法。移相计数模块结构如图５所示。原始时钟通过ＣＬＫＤＬＬ处理后得到的相位依次相差９０°的四路时钟输出为ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０和ＣＬＫ２７０，它们分别作为四个相同的１６位计数器的计数时钟，待测信号连接计数器的使能端，同时控制四个计数器的启动和停止。有了各计数器的计数结果，再通过加法器得到累加的计数个数，最后计算出信号脉宽值。
　　
　　３仿真和精度分析
　　
　　图６给出了ＦＰＧＡ芯片内部布线后用Ｍｏｄｅｌｓｉｍ进行仿真的结果。在ＲＥＳＥＴ后就启动移相计数模块，开始对待测信号进行测量，完成一次测量后产生ＲＥＡＤＹ信号，同时输出测量结果，以供后续部分使用。仿真的结果证明测试系统达到设计目标。
　　
　　下面进一步对系统做深入的误差分析。造成系统测量脉宽误差的来源主要有系统原理误差ＴＳ、时钟相移误差ＴＰ和信号延迟误差Ｔｄ以及计数时钟抖晃ＴＣ，如图７所示。
　　
　　由前所述，当８０ＭＨｚ晶振时钟输入时，系统原理误差ＴＳ＝３．１２５ｎｓ。时钟相移误差为从ＣＬＫＤＬＬ中出来的四路时钟信号之间本身的相位偏移，根据芯片提供的参数，其最大ＴＰ为２００ｐｓ。计数时钟抖晃是指从ＣＬＫＤＬＬ中输出的时钟信号本身周期的偏差，其最大ＴＣ为６０ｐｓ。由于计数的时钟周期数较多，故平均后其对整个系统的测量误差影响可以忽略不计。
　　
　　信号延迟误差即为由于芯片内部各信号传输延迟不一致而造成的四个计数器计数的同步误差。为分析该误差情况，用ＩＳＥ５．１提供的ＴｉｍｉｎｇＡｎａｌｙｚｅｒ程序对关键路径做进一步的时间分析，得到的结果如表１所示。
　　
　　表1各信号到计数器的延迟分析（单位：ns）
　　
　　计数器1计数器2计数器3计数器4计数时钟延迟CLK[0|90|180|270]3.2943.5623.6403.149待测信号延迟3.9624.6654.8434.767时钟相对信号延迟0.6681.1031.2031.618延迟误差TdTd=1.618-0.668=0.950
　　表中第一栏为从ＣＬＫＤＬＬ中出来的计数时钟到各自计数器的延迟时间，第二栏为用来控制计数器启动停止的ＨＦ信号到四个计数器的时间。由于需要的是各计数时钟间相对延迟时间，故第三栏给出时钟相对于ＨＦ信号到计数器的延迟，即为第一栏和第二栏的差值。由此得出信号延迟误差Ｔｄ＝０．９５０ｎｓ。
　　
　　故有系统测量误差Γ为：
　　
　　Γ＝ＴＳ＋ＴＰ＋Ｔｄ＝４.２７５ｎｓ（２）
　　
　　即脉宽测量最大误差为±４.２７５ｎｓ。与脉冲计数法比较，同样的８０ＭＨｚ时钟输入，最大测量误差减小到原来的３４.２％。
　　
　　本文在数字移相技术的基础上设计了一种高精度的脉宽测量系统，使测量精度相对于脉冲计数法提高了多倍。若需进一步提高这种方法的测量精度，可以通过以下两个方面进行改进：(１)继续提高晶振频率，寻求速度更快的ＦＰＧＡ芯片。晶振频率越高，系统原理误差越小。(２)减小信号延迟误差。由前面可以看到，信号的延迟误差对系统精度的影响占了很大的比例。减小各计数时钟和待测信号到计数器的信号延迟的差异，可以有效地提高测量精度。由于ＦＰＧＡ内部信号延迟的时间均可以很方便地得到，因此在设计时可以通过调整内部各元件的放置位置以及连线来尽量减小延迟误差，或者通过添加一些门电路来增加延时以使各信号延迟时间尽可能相同。
　

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