数字频率合成器的FPGA实现
通过ＤＡＣ可将数字量形式的波形幅值转换成所要求的合成频率模拟量形式信号，低通滤波器用于衰减和滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。
对于计数容量为２Ｎ的相位累加器和具有Ｍ个相位取样的正弦波波形存储器，若频率控制字为Ｋ，则ＤＤＳ系统输出信号的频率为：ｆｏ＝ｆｃ×Ｋ／２Ｎ，而
频率分辨率则为：Δｆ＝ｆｏｍｉｎ＝ｆｃ／２Ｎ。３ 基于ＦＰＧＡ的ＤＤＦＳ结构设计
图２是利用ＤＤＦＳ原理设计的一个信号源发生器的结构框图。图中，ＦＰＧＡ用来控制输出波形的频率、相位和波形的选择。波形数据的存放有两种形式，一种是将固定波形数据存放在ＥＥＰＲＯＭ里，主要有正弦波，三角波，锯齿波包括半正弦波，半三角波，半锯齿波数据。而对于特殊的波形，则通过上位机下载到ＲＡＭ里，然后从ＲＡＭ里读取数据。
该系统在工作时，首先由上位机把控制命令和数据参数通过ＵＳＢ接口用ＡＴ９６总线传给ＦＰＧＡ。如果是固定波形，就从ＥＥＰＲＯＭ中读取数据，否则就从ＲＡＭ中读取数据。数据传送给ＦＰＧＡ后即可等待触发信号，触发信号由时基卡或软件给出。触发信号到来之后，就开始读取数据并输出波形。同时由ＦＰＧＡ给上位机一个状态位，该状态位可用于表示发送波形是正在发送，还是已经发送结束了。
信号源的输出频率范围分为如下几档：０．００１Ｈｚ～１Ｈｚ １Ｈｚ～１０Ｈｚ １０Ｈｚ～１００Ｈｚ；１００Ｈｚ～２００Ｈｚ，步进为１／１０００。之所以分档控制，是为了保证输出波形频率具有更高的精度，在输出波形频率较低时可对数据不抽点，频率较高时应进行抽点。要达到较高的频率精度，必须利用数字频率合成器（ＤＤＦＳ）来实现对输出波形频率的控制并按频率要求对相位增量进行累加，然后以累加相位值作为地址码来读取存放在存储器中的波形数据。通过改变相位增量寄存器的增量值（即步长），使相位累加器能够输出依据相位增量寄存器所给出的步长来改变波形存储器的地址，从而改变波形每周期的点数，从而达到改变输出波形频率的目的。该电路的设计关键在于用硬件构造一个多位累加器来实现相位的累加。
根据ＤＤＦＳ的原理，输出信号频率ｆｏ与累加器时钟ｆｃｌｋ、累加器位数Ｍ、相位增量Ｎ的关系如下：
ｆｏ＝（ｆｃｌｋ×Ｎ）／２Ｍ
根据以上原理，结合实际情况可得到的各项参数（这里采用３２．７６８ＭＨｚ＝１０００×２１５的晶振频率）。为了保证所需的精度以及输出波形频率的步进。这里选Ｍ＝２７。由于Ｄ／Ａ的最大转换速度为１ＭＨｚ，波形每个周期的样点数是１２８ｋ，因此当输出波形的频率大于８Ｈｚ时，一般就需要进行抽样。
图3
对于ＲＡＭ和ＥＥＰＲＯＭ的寻址可通过以下两种方式来实现：
（１）基于ＥＥＰＲＯＭ的寻址方式
这种方式首先用累加器实现地址的寻址，然后通过改变累加器的第２４位和第２５位（Ａ１５和Ａ１６）的所赋初值来改变发送波形的初始相位。
由于发送波形的结束时刻可通过一个减法计数器来实现，而且波形周期寄存器里寄存的是Ｔ／４的个数。因此，可根据所需发送的波形周期的个数来给计数器赋初值，并在减到０时使累加器复位，从而停止寻址。此时时钟应接Ａ１４。
ＥＥＰＲＯＭ里面可以存放４种波形，每一种波形的数据是６４ｋＢ。波形的选择可通过给Ａ１７和Ａ１８赋初值来实现。
（２）对ＲＡＭ的寻址方式
ＲＡＭ共有１ＭＢ的容量，因此，可寻址２０位的地址。对于ＲＡＭ里面的波形，只需要控制样点频率和发送波形的结束时刻即可。
结束时刻的实现主要是将结束时刻值存放到寄存器中，然后把计数器的输出和寄存器的值进行比较，若两者相等就给计数器发送复位信号以停止计数，以结束发送波形。
这里的计数器是加１计数，因而可通过改变分频器的值来改变计数器的时钟，从而引起读取样点频率的改变。
图4
４ 电路仿真
通过上述结构设计可得到顶层电路结构。整个电路设计可采用Ｖｅｒｉｌｏｇ语言和原理图输入相结合的方法来设计。图３和图４分别给出了对ＲＡＭ和ＥＥＰＲＯＭ进行寻
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